imecが推進するロジック半導体高集積化の鍵を握るBSPDN、その特徴を理解する 第3回 裏面電源供給ネットワーク形成に重要な3つの追加プロセスとは？

裏面電源供給ネットワークの実装するために、半導体チップ製造に新たなステップが追加されることになる。過去数年にわたり、imecはさまざまな重要な技術のビルディングブロックを組み立てながら、新しい生産ステップの課題に徐々に取り組んできた。

以下に、重要な追加プロセスである(1)フロントエンドへの金属配線の導入、(2)ウェハの薄化、(3)ウェハの張り合わせ、それぞれについてさらに詳しい説明を行うことにする。
BPR:フロントエンドに金属を導入

提案された製造フローでは、埋め込み電源レールは、デバイス形成の前にFEOLプロセス中に形成される。この段階での形成は、金属レールがその後のデバイス製造中に適用される高温プロセスステップにさらされることを意味している。

チップメーカーにとって、これは数十年前にCuをBEOLに持ち込んだのと同じくらい破壊的に見えるかもしれない。したがって、BPRを作るために使用される金属の選択は非常に重要である。imecは、高融点金属(RuやWなどの熱に強い金属元素)で作られた埋め込み電源レールの集積を実証することに成功した。その後、フロントエンドの汚染を避けるために、FEOL処理中に金属レールを密閉する追加の工程が必要である。

imecは、nTSVをBPRと組み合わせて使用することは、スケーラビリティとパフォーマンスの点で非常に有望な実装スキームであると考えている。裏面電源供給ネットワークの実装にはほかのやり方もあり、それぞれが電源供給性能、標準的なセル領域の消費、およびFEOLプロセスの複雑さに関して一長一短がある。
ウェハの薄化:厚さのばらつきを最小限に抑える

nTSVを露出させ、その抵抗率(したがってIRドロップ)を最小限に抑えるには、Siを数100nmまで極端に薄くする必要がある。この際、厚さのばらつきを厳しく制御しなければならないが、このばらつきは、いくつかのウェハ薄化ステップで発生する可能性がある。

このため、imecは、いくつかのパートナーと協力して、エッチングに使用される化学物質の改善に取り組んでいる。たとえば、最後のウェットエッチングは、SiGe層で停止する高度に選択的なソフトランディングプロセスを採用する。薄化プロセスの最終ステップでは、Siに対する非常に高い選択性が必要な専用の化学薬品でSiGeエッチング停止層を除去する必要がある。このようにして、Siキャッピング層の厚さのばらつきは、40nm未満に保つことができる。

もう1つの懸念事項は、本来は熱放散の役割を果たすSi基板を極端に薄化することによるデバイスの自己発熱への影響である。予備のモデリングの検討では、デバイスの自己発熱効果の大部分は、ウェハの裏面の金属線による横方向の熱拡散よって打ち消されることが示されている。さらに詳細な熱シミュレーションは、現在進行中である。
ウェハ張り合わせ:正確なnTSV/BPRアライメント

ウェハ張り合わせステップは、本質的に最初の「アクティブな」ウェハに歪みをもたらす。この歪みは、ウェハの裏面にnTSVをパターン化するために必要なリソグラフィのステップに影響を与える。

より具体的に述べれば、nTSVを最下層のBPR層に位置合わせする必要がある精度が落ちてしまう懸念があるということである。標準セル寸法を扱っているため、オーバーレイ要件は10nmよりも優れている必要がある。しかしながら、従来のリソグラフィアライメントは、ウェハの歪みを十分に補償することができない。幸いなことに、ウェハツーウェハボンディングの進歩により、アライメントエラーと歪み値が大幅に減少している。さらに、高度なリソグラフィ補正技術を使用することで、BPR構造に対するnTSVリソグラフィのオーバーレイエラーを10nm未満に減らすことができる。

2022年10月21日訂正:記事初出時、執筆者の1人であるNaoto Horiguchi氏のお名前を掲載当初、Naoto Horiuchi氏と表記しておりましたので、当該箇所を修正させていただきました。ご迷惑をお掛けした読者の皆様、ならびに関係各位に深くお詫び申し上げます。